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码率兼容QC-LDPC码的译码器设计及FPGA实现

作　者: 薛丽
导　师: 贺玉成
学　校: 西安电子科技大学
专　业: 通信与信息系统
关键词: 准循环低密度校验码译码算法码率兼容译码器 FPGA实现
分类号: TN911.22
类　型: 硕士论文
年　份: 2011年
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内容摘要

QC-LDPC码(Quasi-Cyclic Low-Density Parity-Check Codes，准循环LDPC码)以其优越的纠错性能及较低的编译码复杂度在编码领域得到了广泛的关注。结合现有的理论成果和实践经验，设计性能优良且复杂度低的QC-LDPC码编译码器是近年来人们研究的热点问题。本文作者结合工程实践项目，对QC-LDPC码的编译码算法和实现等几个关键问题进行了深入的研究，主要完成的工作有以下几个方面：1.系统地总结了现代编码理论的发展历程和LDPC码的编译码原理，简要介绍了QC-LDPC码的特性及常用的构造方法。2.针对LDPC码的译码原理，重点分析了不同测度下LDPC码BP译码算法的消息迭代更新公式，并总结比较了基于BP算法的几种简化算法，以便根据实际需要来灵活选择对应的简化算法。3.基于归一化最小和算法的分层迭代机制，设计并在FPGA上实现了结构简单且可以码率兼容的QC-LDPC码译码器，大大降低了译码复杂度，节省了硬件资源。4.设计了进一步提高译码器吞吐量的译码结构，从而大大加快了译码过程，有利于高速译码。

全文目录

摘要  3-4
Abstract  4-7
第一章绪论  7-13
  1.1 数字通信模型与信道编译码  7-8
  1.2 LDPC 码的提出和发展  8-9
  1.3 LDPC 码的研究方向  9-10
    1.3.1 LDPC 码的构造  9
    1.3.2 LDPC 码的译码  9
    1.3.3 LDPC 码的性能分析  9-10
    1.3.4 LDPC 码的应用  10
  1.4 本文的主要工作概述及章节安排  10-13
第二章 LDPC 码基础  13-29
  2.1 线性分组码的基本概念  13-15
  2.2 LDPC 码的基本概念  15-17
  2.3 QC-LDPC 码  17-20
  2.4 LDPC 码的构造  20-22
  2.5 LDPC 码的译码算法  22-28
  2.6 本章小结  28-29
第三章码率兼容QC-LDPC 码的译码器设计  29-43
  3.1 码率兼容QC-LDPC 码译码器的码型选择  29-30
  3.2 码率兼容QC-LDPC 码的译码方案  30-40
    3.2.1 工程中常用的不同简化译码算法比较  30-36
    3.2.2 LDPC 码的两种译码迭代机制  36-38
    3.2.3 码率兼容QC-LDPC 码的部分并行译码方案  38-40
  3.3 码率兼容QC-LDPC 码译码器的量化方案  40-41
  3.4 本章小结  41-43
第四章码率兼容QC-LDPC 码译码器的FPGA 实现  43-56
  4.1 码率兼容QC-LDPC 码译码器的整体结构  43-44
  4.2 码率兼容QC-LDPC 码译码器的分块单元设计  44-50
    4.2.1 信道初始似然值缓存单元的设计  44-45
    4.2.2 一步更新计算模块  45-46
    4.2.3 译码控制模块  46-48
    4.2.4 移位控制器  48-50
    4.2.5 译码结果输出缓存单元设计  50
  4.3 验证结果与性能分析  50-53
    4.3.1 硬件资源使用情况概述  50-51
    4.3.2 译码器误码性能仿真与测试  51-53
  4.4 进一步提高吞吐量的译码器结构  53-55
  4.5 本章小结  55-56
第五章结束语  56-58
致谢  58-60
参考文献  60-64
研究成果  64-65

码率兼容QC-LDPC码的译码器设计及FPGA实现

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