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H.264/AVC关键算法的FPGA实现

作　者: 吴硕
导　师: 初秀琴
学　校: 西安电子科技大学
专　业: 电路与系统
关键词: H.264/AVC FPGA 整数变换量化熵编码
分类号: TN919.81
类　型: 硕士论文
年　份: 2011年
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引　用: 1次
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内容摘要

新一代视频压缩编码标准H.264具有优异的压缩性能和良好的网络亲和性,然而计算复杂度却比其它标准高出几倍甚至几十倍。单纯用软件可以实现H.264编码过程,但是由于其算法复杂度高,所以无法满足实时性要求。因此,H.264编码的实时实现面临着巨大挑战,基于H.264的视频压缩专用芯片的设计具有广阔的市场前景,研究高效的H.264编码器芯片系统方案已成为ASIC研究领域的热点和难点。本文针对H.264编码标准关键技术的算法和系统架构进行了深入的研究,研究工作和成果可以归纳如下:首先简要介绍了H.264与以往各种视频编码标准所不同的新特性,然后以实时应用为目的,详细分析了H.264/AVC基本档次中的离散余弦变换(Discrete Cosine Transform,DCT)与量化、基于上下文自适应可变长编码(Context Based Adaptive Variable Length Coding,CAVLC)两个部分,最后着重给出了这两个部分基于FPGA的硬件体系结构。采用模块化思想把复杂的大模块划分为若干个简单的子模块以降低设计的复杂度;综合采用流水线处理技术与并行处理技术以提高系统的吞吐量;提出采用逆锯齿扫描替代锯齿扫描以提高熵编码模块编码效率;提出用算术运算替代静态码表以降低熵编码模块对存储资源的消耗。所有硬件电路采用Verilog HDL语言进行描述,使用Synplify综合工具进行逻辑综合,使用Altera Quartus II进行适配和布局布线,并使用ALTERA Cyclone II EP2C35F484C6 FPGA对设计进行了验证。验证结果表明,论文提出的关键算法的硬件实现方案切实可行,各模块运行正确,变换量化模块的最高工作频率可达157.01MHz,熵编码模块的最高工作频率可达146.43MHz。本设计为H.264编解码芯片的开发打下了良好的基础。到目前为止,已完成了变换量化及熵编码模块的Verilog HDL代码设计及仿真验证,但距离整个编码系统的FPGA实现仍有相当距离,大量工作留待后续完成。

H.264/AVC关键算法的FPGA实现

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