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基于FPGA的控制系统高速总线的设计与开发
作 者: 宓霄凌
导 师: 黄文君;金建祥
学 校: 浙江大学
专 业: 检测技术与自动化装置
关键词: 控制系统 内部总线 现场可编程逻辑门阵列 多点低压差分信号 冗余
分类号: TP273.5
类 型: 硕士论文
年 份: 2011年
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内容摘要
控制系统内部总线是系统I/O卡件、通信卡和控制器之间进行高速信息交互的通道,是整个系统实时数据和管理数据传输的枢纽,具有带电热插拔、冗余、传输速率高、通信距离短等特点:必须具备高可靠性、高容错性、高实时性等性能。国外主要控制系统厂家对于系统内部总线研究成果往往采取保密措施。本文结合新型混合控制系统研究课题,设计和开发了位于控制装置单元层内部的高速总线,重点解决实时性、可靠性和扩展性等方面的设计要求。论文调研了国内外典型控制系统内部总线的特性,提出了高速总线的总体架构和设计指标,结合最新的多点低压差分信号(M-LVDS)标准和软件时钟数据恢复(SCDR, soft clock data recover)技术设计了物理层协议,实现了256Mbps的高速串行通信,保证32个节点小于lms的总线调度周期。通过8b/10b编码和循环冗余编码保证了总线的直流平衡和数据传输的可靠性。物理层协议还详细定义了高速总线的拓扑结构、通信距离、冗余方式和总线扩展等规范。高速总线数据链路层通过实时的链路状态维护实现了多路径优化选择的网络冗余,保证通信可靠性的同时使带宽的利用率最大化,并为应用层和用户层提供了多种路径优化选择策略。数据链路层还定义了总线设备类型、协议数据单元格式、数据传输方式等规范,实现了链路调度、时钟同步、广播、组播等功能。基于Xilinx公司XC3S400A FPGA实现了高速总线的物理层和数据链路层协议,完成了样机的开发,并对整个系统的实时性、高效性和冗余性能进行了详细的测试,结果表明,与当前主流的控制系统总线相比,高速总线的通信速度和实时性能有了明显的提升,并最大程度的满足了上层应用的需要。
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全文目录
致谢 5-6 摘要 6-7 Abstract 7-9 目录 9-12 1 绪论 12-28 1.1 课题的研究背景及意义 12 1.2 控制系统概述 12-19 1.2.1 控制系统的体系结构 16-18 1.2.2 FPGA及其在高速总线中的应用 18-19 1.3 国内外典型控制系统总线特性与技术规格 19-20 1.3.1 SIEMENS S7-300 19-20 1.3.2 ROSEMOUNT DeltaV 20 1.4 几种通用计算机总线标准 20-25 1.4.1 VME总线 21-22 1.4.2 PCI-E 22-23 1.4.3 通用串行总线(USB) 23-24 1.4.4 IEEE1394 24-25 1.5 课题研究内容与创新点 25-26 1.6 论文结构安排 26-28 2 高速总线的总体设计 28-34 2.1 高速总线的架构和组成部分 28-29 2.2 高速总线的功能概述 29-30 2.3 高速总线的设计指标 30-31 2.4 主要技术路线 31 2.5 本章小结 31-34 3 高速总线物理层协议设计 34-50 3.1 低压差分信号电气特性 34-37 3.1.1 LVDS和M-LVDS电平特性 34-36 3.1.2 高速总线的拓扑结构 36-37 3.1.3 高速总线的通信速度 37 3.1.4 高速总线的通信距离 37 3.1.5 高速总线系统节点数量 37 3.2 高速总线的同步方式 37-38 3.2.1 多重相位技术实现位同步 37-38 3.2.2 8b/10bK码实现字节同步 38 3.3 高速总线的编码方式 38-42 3.3.1 8b/10b编码机制 38-40 3.3.2 循环冗余编码差错检测 40-42 3.4 高速总线的多种冗余方式 42-43 3.5 高速总线的总线扩展方式 43-44 3.6 高速总线热插拔设计 44-45 3.7 高速总线的连接件定义 45-46 3.8 信号传输介质 46-48 3.9 本章小结 48-50 4 高速总线数据链路层协议设计 50-58 4.1 高速总线的设备类型及功能 50 4.2 数据链路协议数据单元设计 50-51 4.3 数据传输方式 51 4.4 令牌报文结构 51-52 4.5 链路活动调度器及其功能 52 4.6 链路调度方式 52-53 4.7 数据链路时间的同步 53-54 4.8 链路状态的维护 54-55 4.9 多路径优化选择的网络冗余 55-57 4.10 本章小结 57-58 5 基于FPGA的高速总线实现方式 58-80 5.1 FPGA模块架构概述 58-59 5.2 配置寄存器和状态寄存器设计 59-64 5.2.1 中断寄存器 62 5.2.2 时间状态寄存器 62-63 5.2.3 节点通讯状态寄存器 63-64 5.3 物理层数据发送的实现 64-65 5.4 软件时钟数据恢复模块的设计 65-70 5.5 调度状态机的详细设计 70-73 5.6 发送状态机的详细设计 73-75 5.7 接收状态机的详细设计 75-79 5.8 本章小结 79-80 6 样机开发与测试 80-94 6.1 样机开发 80 6.2 性能指标测试与对比 80-82 6.3 其他各项功能测试与验证 82-91 6.3.1 普通数据帧通讯功能测试 83 6.3.2 快速数据帧通讯功能测试 83 6.3.3 初始化功能测试 83-84 6.3.4 诊断计数器测试 84-85 6.3.5 最大帧长度的通信测试 85 6.3.6 最大发包能力测试 85-86 6.3.7 最大收包能力测试 86 6.3.8 链路状态维护测试 86-87 6.3.9 CPU读取数据时间测试 87-88 6.3.10 CPU写入数据时间测试 88 6.3.11 通信误码率的测试 88-89 6.3.12 在线配置功能测试 89-90 6.3.13 主设备冗余切换功能测试 90 6.3.14 广播帧测试 90 6.3.15 组播地址测试 90-91 6.3.16 冗余地址测试 91 6.4 本章小结 91-94 7 总结与展望 94-96 参考文献 96-100 作者简历 100
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中图分类: > 工业技术 > 自动化技术、计算机技术 > 自动化技术及设备 > 自动化系统 > 自动控制、自动控制系统 > 计算机控制、计算机控制系统
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