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基于多DSP的航迹规划系统硬件平台设计与实现

作　者: 钟达雄
导　师: 丁明跃
学　校: 华中科技大学
专　业: 模式识别与智能系统
关键词: 航迹规划 DSP高速电路设计互连航迹片段
分类号: TP368.12
类　型: 硕士论文
年　份: 2011年
下　载: 34次
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内容摘要

作为任务规划系统核心功能,航迹规划对提高精确制导武器的突防能力,实现对目标的精确打击起着重要作用。如何提高航迹规划的速度是当前航迹规划研究的重要课题之一。为提高航迹规划的速度,可以从两方面着手,一方面是从航迹规划算法入手,通过对航迹快速算法的研究提高航迹规划算法的效率;另一方面是提高航迹规划系统硬件平台的性能。本文主要对航迹规划系统硬件平台进行讨论,设计了基于三片DSP(TMS320C6455)的航迹规划系统硬件平台,主要包括以下几部分内容:根据航迹规划系统数据密集型特点对主要芯片进行了选型,在选定芯片型号基础上,讨论了多DSP互连方案,最终确定了硬件平台的具体系统方案。完成了硬件平台各个模块的设计,包括PCI总线和千兆网对外接口的设计,DDR2 SDRAM,Flash和I2C EEPROM存储扩展设计,EMIF和McBSP互连设计以及FPGA核心电路、电源、时钟、监控和复位电路、JTAG接口设计等。并在高速电路设计理论指导下完成了系统硬件平台PCB设计。提出了基于总线仲裁的新型多DSP对等全互连结构,该方法结构简单,数据传输灵活,多个DSP地位平等,不分主从。总线仲裁及通信协议由FPGA编程实现。实验结果表明,DSP间数据传输稳定,具有较高的数据传输带宽。最后,对本硬件平台在基于航迹片段的航迹规划系统中的应用作了简要介绍,并给出了实验结果和分析。

全文目录

摘要  4-5
Abstract  5-8
1 绪论  8-14
  1.1 引言  8-10
  1.2 目的和意义  10-11
  1.3 国内外研究现状  11-13
  1.4 论文主要工作  13-14
2 多DSP 硬件平台方案设计  14-25
  2.1 芯片选型  14-20
  2.2 多DSP 互连方案选择  20-23
  2.3 整体方案设计  23-25
3 硬件系统设计  25-45
  3.1 DDR2 接口设计  25-28
  3.2 EMIF 接口设计  28-30
  3.3 PCI 接口设计  30-32
  3.4 千兆网接口设计  32-34
  3.5 MCBSP 互连设计  34-35
  3.6 I2C 接口设计  35-37
  3.7 FPGA 核心电路设计  37-38
  3.8 电源设计  38-41
  3.9 时钟设计  41
  3.10 电源监控和复位电路设计  41-43
  3.11 JTAG 设计  43-45
4 高速电路设计  45-56
  4.1 传输线  45-46
  4.2 串扰  46-49
  4.3 电源完整性设计  49-51
  4.4 电磁干扰  51-56
5 多DSP 互连总线通信协议设计  56-63
  5.1 多DSP 互连总体结构  56
  5.2 FIFO 的实现  56-57
  5.3 互连通信协议  57-59
  5.4 总线仲裁实现  59-61
  5.5 实验与性能分析  61-63
6 并行DSP 平台在航迹片段规划系统中的应用  63-68
  6.1 基于航迹片段的航迹规划系统  63-64
  6.2 并行系统设计  64-65
  6.3 实验与结果分析  65-68
7 总结与展望  68-69
致谢  69-70
参考文献  70-74
附录作者在攻读硕士学位期间发表的论文  74

基于多DSP的航迹规划系统硬件平台设计与实现

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