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小面积RSA硬件加密引擎的VLSI设计

作　者: 郭文平
导　师: 刘政林
学　校: 华中科技大学
专　业: 微电子学与固体电子学
关键词: VLSI设计 RSA算法模乘模幂
分类号: TN918.2
类　型: 硕士论文
年　份: 2009年
下　载: 20次
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内容摘要

非对称密钥算法被广泛应用于数据加密和数字签名等领域,而在众多非对称密钥算法中,RSA是目前公认的最为成熟和完善的算法。但因其算法的复杂性,硬件实现开销一直较大,无法满足嵌入式系统这类资源受限环境应用中对成本与功耗的要求。针对此,本论文设计了一种应用于资源受限环境下的小面积RSA硬件加密引擎,并予以ASIC实现。本论文首先深入分析了RSA的各种实现算法,比较了它们在面积、性能上的优劣,进而在兼顾实现面积和加密速度的原则下采用改进的基2 Montgomery模乘算法和“平方-和-乘”算法作为模乘和模幂的实现算法,设计并实现了RSA硬件加密引擎。在加密引擎的设计中,提出采用256位数据宽度处理的方式代替传统的1024位数据宽度处理,通过折叠数据通道,精简电路结构,并使用片内SRAM,减小实现面积;另外,将RSA核心模块中的4输入加法运算,用优化的进位保存加法器实现,通过优化关键路径延迟,提高最高工作频率。本论文实现了小面积RSA的VLSI设计,使用EDA工具进行了逻辑仿真,FPGA验证和综合,采用HHNEC 0.25um CMOS标准单元库完成版图设计,并成功流片。分析结果表明,1024位密钥长度的RSA硬件加密引擎,整个设计的规模约为24K等效门,最大工作频率为100MHz,处理一组1024位的数据加解密需时275ms。相比于实用芯片西门子SLE66CX160S,本实现面积缩小了55.63%,达到了实用芯片的应用水平。

全文目录

摘要  4-5
Abstract  5-8
1 绪论  8-13
  1.1 课题研究背景及意义  8-9
  1.2 国内外研究动态  9-11
  1.3 本文的创新之处  11
  1.4 本文研究内容及组织结构  11-13
2 RSA 公钥密码体制  13-21
  2.1 密码学概述  13-16
  2.2 RSA 算法  16-19
  2.3 RSA 的安全性  19-20
  2.4 本章小结  20-21
3 RSA 实现算法的研究与分析  21-31
  3.1 RSA 的实现分析  21
  3.2 模幂运算的实现算法  21-27
  3.3 模乘运算的实现算法  27-30
  3.4 本章小结  30-31
4 RSA 硬件加密引擎的总体设计及各模块实现  31-50
  4.1 系统结构的建立  31-35
  4.2 各功能模块设计  35-48
  4.3 本章小结  48-50
5 性能分析与测试  50-64
  5.1 仿真结果  50-56
  5.2 FPGA 验证  56-58
  5.3 综合结果  58
  5.4 性能分析及流片结果  58-63
  5.5 本章小结  63-64
6 结论  64-66
致谢  66-67
参考文献  67-71
附录 1 攻读硕士学位期间发表的主要论文和申请专利  71-72
附录 2 RSA 硬件加密引擎的综合报告  72-77

小面积RSA硬件加密引擎的VLSI设计

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