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CMOS集成电路ESD研究

作　者: 马忠良
导　师: 贾新章
学　校: 西安电子科技大学
专　业: 微电子与固体电子学
关键词: ESD保护电路 人体放电模型 TLP
分类号: TN432
类　型: 硕士论文
年　份: 2008年
下　载: 96次
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内容摘要


随着现代集成电路的发展,工艺特征尺寸越来越小,氧化层越来越薄,集成电路抗静电能力也越来越差。对于深亚微米工艺集成电路来说,静电的损害更加严重,所以必须在设计芯片时加入适当的静电放电(ElectrostaticDischarge- ESD)保护电路以减少静电放电对芯片内部的损伤。本文综合研究了当前体硅CMOS工艺条件下ESD电路原理分析与设计、ESD测试方法、版图实现等,利用在香港兴华半导体工业有限公司实习的机会,利用其1.2微米标准CMOS P阱工艺,设计了四套方案改进其ESD保护,采用MPW流片,进行实验验证工作。流片、封装后,利用香港科学园SPAD中心(Semiconductor Product Analysis and Design Enhancement Center)Thermo KeyTek ZAPMASTER MK2 ESD &Latch-up Test System静电测试仪进行抗静电测试,经测试四套方案均达到预期效果。通过流片比较了不同ESD保护结构在相同工艺下的差异,找到了适合此工艺条件的ESD保护结构,并利用信息产业部电子第五研究所研究分析中心的TLP (Transmission Line Pulse)测试系统进行测试分析。

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中图分类: > 工业技术 > 无线电电子学、电信技术 > 微电子学、集成电路（IC） > 半导体集成电路（固体电路） > 场效应型
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