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RS码的编译码研究与实现

作　者: 姚尧
导　师: 付宇卓；胡鹏程
学　校: 上海交通大学
专　业: 软件工程
关键词: RS码 CCSDS BM迭代法 FPGA
分类号: TN911.22
类　型: 硕士论文
年　份: 2008年
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内容摘要

纠错编码技术在卫星通信、移动通信及数字存储等领域已获得了广泛的应用。RS码作为其中最重要的码类之一,具有优良的纠随机错误和突发错误的能力,被空间数据系统咨询委员会(CCSDS)作为一种标准使用。本论文就是用软硬件实现符合CCSDS标准RS码的编译码。本课题研究重点是RS译码。RS译码器的设计主要包括伴随式计算、错误多项式计算、钱搜索和Forney算法。对于关键的多项式计算采用BM算法,利用时间换取面积的思想,将一次迭代分成几个周期完成,降低了硬件的复杂度。本课题采用多级流水线(pipe-line)结构,优化有限域常数乘法器,进行求逆器复用。结果表明这些技术的采用提高了RS编译码的效率,节省了硬件资源。本文首先介绍相关背景和编码理论,然后介绍RS编译码算法以及有限域乘法算法,最后设计出RS编译码器的硬件电路。仿真及实际电路测试表明编译码器达到了预期的纠错性能。目前卫星通信正朝高速方向发展,希望本论文的研究能够满足这种发展需求,并应用到卫星通信的高速数传系统中。

全文目录

摘要  3-4
ABSTRACT  4-11
1 引言  11-14
  1.1 课题背景与意义  11
  1.2 研究现状  11-12
  1.3 论文的主要工作  12-14
    1.3.1 研究目标  12
    1.3.2 研究内容  12
    1.3.3 论文章节安排  12-14
2 纠错码与CCSDS 的相关概述  14-19
  2.1 纠错码的介绍  14-17
    2.1.1 纠错码的发展  14-15
    2.1.2 纠错编码的分类  15-16
    2.1.3 纠错码的应用  16-17
  2.2 CCSDS 标准简介  17-19
3 RS 编译码研究与实现的总体方案设计  19-22
  3.1 RS 编译码的研究及实现系统架构图  19-20
  3.2 RS 编译码的研究及实现系统设计流程图  20-22
4 RS 编译码的软件实现  22-39
  4.1 线性分组码  22-28
    4.1.1 循环码  22-23
    4.1.2 BCH 码  23
    4.1.3 RS 码  23-24
    4.1.4 RS 码性能分析  24-28
  4.2 RS 编码  28-31
    4.2.1 N-K 级编码器  28
    4.2.2 K 级编码器  28-29
    4.2.3 Berlekamp 串行编码器  29-30
    4.2.4 脉动(systolic)编码器  30-31
  4.3 RS 译码  31-39
    4.3.1 BM 迭代算法  31-34
    4.3.2 分解的无逆BM 算法  34-35
    4.3.3 Euclid 算法  35-37
    4.3.4 各种算法比较  37
    4.3.5 算法的选取  37-39
5 RS 编译码的硬件实现  39-60
  5.1 FPGA 简介  39-40
  5.2 Spartan3 芯片介绍  40-41
  5.3 编码器的硬件实现  41-43
  5.4 RS 译码器各模块的硬件实现结构  43-52
    5.4.1 伴随式计算  43-45
    5.4.2 用BM 迭代法求错误多项式  45-49
    5.4.3 钱搜索和Forney 算法  49-52
  5.5 CCSDS 标准RS 译码数据预处理  52-55
    5.5.1 帧同步  52
    5.5.2 解交织  52-53
    5.5.3 解扰  53-55
  5.6 RS 译码总体结构  55-60
    5.6.1 顶层模块端口描述  55-56
    5.6.2 多级流水线结构  56-57
    5.6.3 系统工作流程  57-58
    5.6.4 RS 译码器综合及仿真  58-60
6 RS 编译码的软硬件测试  60-68
  6.1 RS 码的FPGA 后端设计  60-61
  6.2 RS 编译码的软硬件测试  61-68
7 总结与展望  68-70
参考文献  70-72
附录[1] RS 译码器在FPGA 底层的布局布线图  72-73
致谢  73-74
攻读学位期间发表的学术论文目录  74-76

RS码的编译码研究与实现

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