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基于平流层中继的高速LDPC信道编译码的设计与实现

作　者: 石玉景
导　师: 田斌
学　校: 西安电子科技大学
专　业: 通信与信息系统
关键词: QC-LDPC FPGA 编码器量化译码器
分类号: TN911.22
类　型: 硕士论文
年　份: 2009年
下　载: 31次
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内容摘要

高空平台通信系统的高速数据中继传输需要采用先进的信道编码技术。准循环(Quasi-Cyclic, QC)LDPC码具有编码复杂度和存储复杂度低的特殊优点,本文进行了如下研究:1、在介绍了LDPC码的基本原理和相关概念的基础上,讨论了生成矩阵的计算,根据生成矩阵的结构,设计并用FPGA实现了155.520Mbps的编码器,并给出了更高速率编码器的设计思路和技术难点。2、在研究BP译码算法的基础上,提出了一种新的译码迭代终止条件;通过仿真获取各中间信息的数据范围及概率分布,提出了可行的量化方案。在此基础上详细设计了译码吞吐率高达155.520Mbps的部分并行译码器。3、给出了译码器的FPGA实现,完成整个工程的验证,并设计了并行度更高的译码器,指出了其技术难点。

全文目录

摘要  3-4
Abstract  4-7
第一章绪论  7-11
  1.1 研究工作背景及意义  7-8
  1.2 LDPC 码研究方向及其进展  8-9
  1.3 研究工作的主要内容  9-11
第二章 LDPC 码的基本原理与编码  11-25
  2.1 LDPC 码的概念  11-14
    2.1.1 LDPC 码定义及相关概念  11-12
    2.1.2 QC-LDPC 码及其性能仿真  12-14
  2.2 LDPC 码编码原理  14-16
    2.2.1 常用编码算法  14-15
    2.2.2 生成矩阵的计算  15-16
  2.3 LDPC 编码器的设计与实现  16-23
    2.3.1 编码器的设计  16-17
    2.3.2 编码器的具体实现  17-20
    2.3.3 仿真结果与验证  20-22
    2.3.4 622.080Mbps 编码器设计  22-23
  2.4 本章小结  23-25
第三章译码算法研究与量化译码  25-41
  3.1 BP 译码算法  25-29
    3.1.1 算法概述  25-27
    3.1.2 初始化过程  27-28
    3.1.3 迭代过程  28-29
  3.2 一种新的迭代译码终止条件的提出  29-33
    3.2.1 (8176,7154)QC-LDPC 的仿真结果及分析  29-31
    3.2.2 一种新的迭代译码终止条件的提出  31-33
  3.3 LDPC 码的量化译码  33-38
    3.3.1 接收信号的分布及量化处理  33-34
    3.3.2 译码核心运算的简化处理  34-36
    3.3.3 初始化变量的分布及量化处理  36-37
    3.3.4 译码中间变量的分布及量化处理  37-38
    3.3.5 量化方案和仿真结果  38
  3.4 本章小结  38-41
第四章译码器的设计与实现  41-59
  4.1 部分并行译码器的设计  41-46
    4.1.1 部分并行译码器结构图  41-43
    4.1.2 并行度提高的部分并行译码器  43-45
    4.1.3 关键模块的改进算法  45-46
  4.2 译码器的FPGA 实现  46-52
    4.2.1 输入缓存模块的设计与实现  46-47
    4.2.2 CNU 模块的设计与实现  47-49
    4.2.3 VNU 模块的设计与实现  49-51
    4.2.4 控制模块的状态结构图及实现  51-52
  4.3 仿真结果及验证  52-55
    4.3.1 仿真平台及相关参数  52
    4.3.2 结果验证及性能分析  52-55
  4.4 622.080Mbps 译码器设计  55-57
    4.4.1 总体结构说明  55-56
    4.4.2 存储与地址控制  56-57
  4.5 本章小结  57-59
结束语  59-61
致谢  61-63
参考文献  63-67
作者在读期间的研究成果  67-68

基于平流层中继的高速LDPC信道编译码的设计与实现

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