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CMOS电荷泵锁相环的设计与研究

作　者: 董颖杰
导　师: 王明江
学　校: 哈尔滨工业大学
专　业: 微电子学与固体电子学
关键词: CMOS 锁相环鉴频鉴相器电荷泵
分类号: TN911.8
类　型: 硕士论文
年　份: 2008年
下　载: 105次
引　用: 1次
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内容摘要

随着专用集成电路的飞速发展,对于低成本、高性能的锁相环的需求越来越大,因此锁相环电路的研究具有重要意义。各类锁相环的设计一直是IC设计领域中的热点和难点。电荷泵锁相环因为具有易集成、低功耗、低噪声、低抖动、捕获范围宽等特点,成为当今应用范围最广的锁相环。本文首先分析了电荷泵锁相环的基本原理、组成结构以及各个组成模块电路的工作原理,研究了电荷泵锁相环的线性模型与噪声特性,推导并设计了环路各项参数指标,得到了锁相环数理分析的结果。在此基础上,根据实验室语音SoC项目需求,设计了一个工作在10MHz~100MHz的电荷泵锁相环,包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器以及分频器电路模块。本文试验了两种鉴频鉴相器,一种用动态TSPC锁存器实现D触发器,另一种采用逻辑门D触发器,仿真结果显示,逻辑门D触发器实现的PFD稳定性更好,所以鉴频鉴相器设计最终采用逻辑门D触发器。电荷泵设计中采用对称结构,提高了锁相环系统的稳定性。设计了3/4可变分频电路和5分频电路,实现整个电路的可切换频率设计。论文完成了电路的设计、仿真、版图设计与后仿真。论文设计的电荷泵锁相环是基于HJTC0.35μm CMOS工艺。仿真结果表明,该锁相环在3.3V电源电压下可以在5MHz~120MHz的频率范围内正常工作,占空比为50%±3%,锁定时间小于8μs,功耗低于8mw,周期间抖动小于30ps,核心电路面积为135μm×100μm,达到电路设计要求。

全文目录

摘要  4-5
Abstract  5-9
第1章绪论  9-13
  1.1 课题背景  9
  1.2 锁相环技术的发展与研究现状  9-12
  1.3 本文主要研究内容  12-13
第2章电荷泵锁相环电路的基本理论  13-30
  2.1 电荷泵锁相环的工作原理  13-14
  2.2 电荷泵锁相环的组成模块  14-26
    2.2.1 鉴频鉴相器  14-16
    2.2.2 电荷泵  16-18
    2.2.3 PFD/CP的非理想效应  18-22
    2.2.4 环路滤波器  22-23
    2.2.5 压控振荡器  23-26
    2.2.6 分频器  26
  2.3 电荷泵锁相环系统的线性模型  26-27
  2.4 电荷泵锁相环的相位噪声  27-29
  2.5 本章小结  29-30
第3章电荷泵锁相环电路的设计与实现  30-47
  3.1 系统级设计  30-32
    3.1.1 系统描述  30
    3.1.2 电路设计流程与参数计算  30-32
  3.2 鉴频鉴相器电路设计与实现  32-36
    3.2.1 PFD的技术指标  32-33
    3.2.2 PFD电路的实现  33-36
  3.3 电荷泵电路设计与实现  36-39
  3.4 压控振荡器电路设计与实现  39-40
  3.5 分频电路设计与实现  40-43
  3.6 环路整体仿真  43-46
  3.7 本章小结  46-47
第4章版图设计  47-55
  4.1 版图设计流程  47-48
  4.2 电荷泵锁相环版图设计的总体考虑  48-50
    4.2.1 噪声问题  48-49
    4.2.2 闩锁问题  49
    4.2.3 天线效应  49-50
    4.2.4 匹配问题  50
  4.3 各个模块的版图实现  50-52
    4.3.1 鉴频鉴相器的版图  50-51
    4.3.2 电荷泵的版图  51
    4.3.3 环路滤波器的版图  51
    4.3.4 压控振荡器的版图  51-52
    4.3.5 分频电路的版图  52
  4.4 整体版图与后仿真  52-54
  4.5 本章小结  54-55
结论  55-56
参考文献  56-61
致谢  61-62
个人简历  62

CMOS电荷泵锁相环的设计与研究

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