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基于SRAM型FPGA的抗单粒子效应容错技术的研究

作　者: 丁朋程
导　师: 杨鸿武; 苏弘
学　校: 西北师范大学
专　业: 电路与系统
关键词: 单粒子翻转错误检测和纠正码三模冗余寄存器传输级 FPGA
分类号: TP333
类　型: 硕士论文
年　份: 2013年
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内容摘要

SRAM型FPGA具有开发成本低，高密度等特性，使得其逐步应用到航空航天领域，但由于SRAM型FPGA是易失性存储，很容易受到单粒子效应的影响。国外对FPGA的单粒子效应检测和加固方面进行了大量工作，生成了多种FPGA的测试报告。目前，国内主要进行FPGA的单粒子检测，对FPGA的容错加固的研究还很少。因此，本文通过研究FPGA的基本结构和工作原理，分析研究SRAM型FPGA的单粒子效应，特别是SEU对FPGA的影响。针对现有的SEU缓解技术展开了一系列的研究，主要工作与创新如下：1.由于传统TMR设计的容错系统受制于多数表决器（Voter），因此，深入研究了Xilinx提出的XTMR方法， XTMR方法可以使在三模冗余中的任何一条路径发生SEU时都能输出正确的结果。2.从TMR和EDAC两个方面对BRAM加固进行研究，实现了用汉明码对任意数据位宽度的存储器加固，为了纠正多比特数据翻转，提出了用RM(2,5)码加固BRAM存储器。另一方面，考虑到EDAC模块本身不具有抗辐射的能力，提出了对EDAC模块进行三模冗余加固设计。3.由于Virtex-4器件具有回读和动态重配置功能，本文深入研究其配置过程，配置原理以及容错设计中采用的擦洗、回读技术等。4.根据现有的容错方法设计一些容错功能电路。实现了移位寄存器和UART的三模冗余设计。分别用综合约束和Hamming-3码实现了状态机的抗SEU。结合EDAC和TMR方法设计了容错异步串行收发器IP核，并进行故障注入仿真，仿真结果表明达到设计要求。最后，通过分析单粒子效应对FPGA的影响，针对实际工程对系统可靠性和性能等方面的要求给出了电路设计容错加固策略。

全文目录

摘要  6-7
Abstract  7-8
目录  8-11
第1章绪论  11-18
  1.1 研究的背景和意义  11
  1.2 带电粒子的来源  11-12
  1.3 辐射环境对电子元器件造成的影响  12-14
    1.3.1 总剂量效应  12
    1.3.2 单粒子效应及其机理  12-13
    1.3.3 单粒子效应分类  13-14
  1.4 研究现状  14-16
    1.4.1 电子设备屏蔽  14
    1.4.2 器件级冗余设计  14
    1.4.3 结构层和工艺  14-15
    1.4.4 高层 SEU 减缓方法  15-16
  1.5 本文研究内容  16
  1.6 论文章节安排  16-18
第2章 Xilinx Virtex-4 FPGA 的结构和工作原理  18-27
  2.1 FPGA 的分类  18
  2.2 SRAM 型 FPGA 工作原理  18
  2.3 Virtex-4 结构  18-23
    2.3.1 可编程输入/输出单元  19
    2.3.2 可配置逻辑模块  19-22
    2.3.3 丰富的布线资源  22
    2.3.4 时钟资源  22-23
    2.3.5 BRAM 模块  23
    2.3.6 小结  23
  2.4 SRAM 型 FPGA 的单粒子效应  23-26
  2.5 本章小结  26-27
第3章 TMR 容错方法  27-43
  3.1 传统 TMR  27-29
  3.2 XTMR  29-40
    3.2.1 直通逻辑  29-30
    3.2.2 状态机逻辑  30-33
    3.2.3 I/O 逻辑  33-35
    3.2.4 特殊结构  35-38
    3.2.5 XTMR 的输出类型  38-40
    3.2.6 Half-Latch 处理  40
  3.3 三模冗余的实现方式  40-42
  3.4 本章小结  42-43
第4章错误检测和纠正码  43-58
  4.1 编码基本概念  43-44
  4.2 汉明码  44-52
    4.2.1 (7,4)汉明码的编码  45-47
    4.2.2 校正子（伴随式）  47-48
    4.2.3 (7,4)汉明码的译码  48
    4.2.4 扩展汉明码  48-51
    4.2.5 汉明码在 FPGA 中的实现  51-52
  4.3 RM 码  52-57
  4.4 本章小结  57-58
第5章 Virtex-4 的配置管理和回读技术  58-63
  5.1 Virtex-4 的配置方式和配置过程  58-60
    5.1.1 Virtex-4 的配置方式  58
    5.1.2 FPGA 配置过程  58-60
  5.2 配置存储器回读技术  60-61
  5.3 配置存储器重构技术（擦洗）  61-62
  5.4 本章小结  62-63
第6章容错电路的设计和容错方法的选择  63-88
  6.1 移位寄存器的三模冗余  63-65
  6.2 BRAM 的容错设计  65-69
    6.2.1 BRAM 的三模冗余设计  66
    6.2.2 BRAM 的 EDAC 设计  66-68
    6.2.3 EDAC 模块的 TMR 设计  68-69
    6.2.4 小结  69
  6.3 状态机的容错设计  69-78
    6.3.1 状态机的设计  69-72
    6.3.2 有限状态机抗 SEU 设计  72-77
    6.3.3 仿真测试  77-78
  6.4 UART 的三模冗余  78-81
    6.4.1 接收器的三模冗余设计  78-80
    6.4.2 发送器的三模冗余设计  80-81
    6.4.3 设计仿真  81
  6.5 容错异步串行收发器  81-84
    6.5.1 总体设计  82-83
    6.5.2 协议数据单元  83
    6.5.3 仿真和综合验证  83-84
  6.6 抗单粒子效应容错方法的选择  84-87
    6.6.1 缓解方法  85-86
    6.6.2 选择缓解方法  86-87
  6.7 本章小结  87-88
第7章总结和展望  88-89
参考文献  89-93
攻读学位期间的研究成果  93-94
致谢  94

基于SRAM型FPGA的抗单粒子效应容错技术的研究

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