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基于FPGA的高精度测时平台设计

作　者: 芦颖
导　师: 李海森
学　校: 哈尔滨工程大学
专　业: 水声工程
关键词: 测时 FPGA 量化时延平台设计
分类号: TB566
类　型: 硕士论文
年　份: 2013年
下　载: 33次
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内容摘要

时间间隔测量技术(简称：测时技术)在定位导航、精密测量等多个领域中发挥着不可或缺的重要作用。随着“建设海洋强国”战略目标的提出，海洋工程备受瞩目，应用于海底管道液体流量监测等领域的超声波流量计是现今水声技术研究的热点之一，而测时技术正是其中一类流量计—时差法超声波流量计的“灵魂”，测时方法的准确度基本决定了流量计的整体测量精度。因此，对于测时技术的研究和创新具有理论意义和实用前景。本文以时差法超声波流量计研制为背景，设计基于FPGA的高精度测时平台(简称：测时平台)。在深入研究了目前几种测时精度较高的方法后，本文以量化时延理论为基础，创新地将抽头延迟线法与循环延迟链法相结合，提出了一种基于FPGA的高精度测时新方法，旨在提高测时精度并拓宽测时范围。本测时平台由信号整形模块和基于FPGA的高精度测时模块两部分组成：信号整形模块选用转换速率快、精度高的AD8612比较器芯片，针对时差法超声波流量计中换能器的发射信号和接收信号分别设计电路，实现了将发射和接收两个信号分别整形为规则持续高电平信号的功能；基于FPGA的高精度测时模块是本测时平台的核心部分，设计时，由于FPGA内部逻辑单元LE(Logic Element)具备延时小而准确、可控性强等优秀特性，本模块利用Quartus II软件中底层编辑、逻辑锁定及反标注等功能，创新地将LE构造为测时新方法中的延时单元，使本测时平台的测时精度达到几百皮秒，然后将若干延时单元串接起来就会形成一条延迟链，通过逻辑设计使信号在这条延迟链中循环并振荡，有效地解决测量范围随精度提高而变窄的这一难题。最后，本文完成了对基于FPGA的高精度测时平台的功能验证：对信号整形模块电路板的实测结果表明，该模块工作性能良好，能够达到设计指标要求；对于FPGA高精度测时模块，首先采用调试工具SignalTap II检验逻辑设计的正确性，然后通过Modelsim软件对编写的逻辑进行布局布线后仿真。验证结果显示，本测时平台的测时精度高达600皮秒，测量范围最高可达692.115135微秒。

全文目录

摘要  5-6
ABSTRACT  6-8
目录  8-10
第1章绪论  10-18
  1.1 课题研究背景  10-11
  1.2 测时技术发展历程及现状  11-15
    1.2.1 测时技术发展历程  11-14
    1.2.2 测时技术发展现状  14-15
  1.3 测时技术在超声波流量计中的应用  15-16
  1.4 论文研究内容  16-18
第2章高精度测时新方法研究及方案设计  18-30
  2.1 基于时延量化的测时原理  18-20
  2.2 延迟链的构成方法  20-23
    2.2.1 抽头延迟线法  20-21
    2.2.2 循环延迟链法  21-23
  2.3 基于 FPGA 的高精度测时新方法  23-28
    2.3.1 新延时单元的选择  23-26
    2.3.2 高精度测时新技术的提出  26-28
  2.4 基于 FPGA 的高精度测时平台方案设计  28-29
  2.5 本章小结  29-30
第3章信号整形模块设计  30-38
  3.1 整形电路方案确定  30-31
  3.2 芯片选型  31-32
  3.3 阈值检测电路  32-34
  3.4 阈值-过零联合检测电路  34-37
  3.5 本章小结  37-38
第4章 FPGA 高精度测时模块设计  38-54
  4.1 FPGA 开发板简介  38-40
  4.2 延迟链逻辑设计  40-52
    4.2.1 Chip Planner 功能分析  40-42
    4.2.2 LogicLock 功能分析  42-44
    4.2.3 反标注保留分配  44-46
    4.2.4 延时单元设计及延迟链构造  46-52
  4.3 计数逻辑设计  52
  4.4 数据锁存译码逻辑设计  52-53
  4.5 数据处理逻辑设计  53
  4.6 本章小结  53-54
第5章高精度测时平台功能验证  54-61
  5.1 信号整形模块功能验证  54-56
  5.2 FPGA 高精度测时模块功能验证  56-59
    5.2.1 SignalTapⅡ功能调试  56-58
    5.2.2 Modelsim 后仿真功能验证  58-59
  5.3 基于 FPGA 的高精度测时平台功能分析  59-60
  5.4 本章小结  60-61
结论  61-63
参考文献  63-67
致谢  67

基于FPGA的高精度测时平台设计

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