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基于55纳米1.6GHz CPPLL型频率综合器的设计

作　者: 王本艳
导　师: 洪志良; 来凯泉
学　校: 复旦大学
专　业: 集成电路工程
关键词: 锁相环高速计数器鉴频鉴相器电荷泵压控振荡器
分类号: TN47
类　型: 硕士论文
年　份: 2012年
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内容摘要

随着集成电路工艺能力的不断提升和芯片集成度发展,高速、低功耗、低噪声的可调时钟就成为系统芯片(SOC)设计必备的IP(Intell ectual Property)核。本文基于华力微电子(HLMC)55纳米低功耗工艺(55nm LP)平台,设计实现一种高稳定性的1.6GHz锁相环(PLL)。针对高速计数的要求,采用的4位的前置分频和8位的环路分频都使用了二-十进制代玛转换器和串行计数器,组合实现高速分频的要求。为了获得良好的系统稳定性,采用了宽幅鉴频鉴相器、对称输入式电荷泵和具有良好的抗干扰能力的差分式压控振荡器。论文完成了基于电荷泵锁相环型频率综合器的规格设计,鉴频鉴相器、电荷泵和高速分频器的电路设计,并对这些模块进行了前仿、版图设计和后仿。实现了输出范围在500MHz～1.6GHz高度稳定的可编程频率综合器,双电源系统的芯片面积是0.1mm2,特征功耗是2.63mW和周期抖动是12pS。并制定了测试方案。

全文目录

摘要  3-4
Abstract  4-5
引言  5-6
第一章综述  6-9
  第一节锁相环发展简介  6
  第二节锁相环型频率综合器的研究现状  6-8
  第三节锁相环型频率综合器的研究目标和意义  8-9
第二章系统架构  9-11
  第一节原始的锁相环  9
  第二节电荷泵式锁相环  9-10
  第三节频率综合器  10-11
第三章电路实现  11-31
  第一节鉴频鉴相器  12-16
  第二节电荷泵  16-21
  第三节二阶低通滤波器  21-22
  第四节压控振荡器  22-25
  第五节分频器  25-31
第四章环路分析和版图设计  31-42
  第一节环路传输函数  31-32
  第二节锁相环参数定义  32-34
  第三节多模块组合仿真  34-36
  第四节版图设计  36-40
  第五节测试方案  40-42
第五章结论  42-44
  第一节实现的具体设计参数  42-43
  第二节遇到的问题和新的工作方向  43-44
参考文献  44-46
致谢  46-47

基于55纳米1.6GHz CPPLL型频率综合器的设计

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