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基于片上网络的动态部分可重构系统研究

作　者: 张芷英
导　师: 来金梅; 王元
学　校: 复旦大学
专　业: 微电子学与固体电子学
关键词: 片上网络动态部分重构路由资源网络接口处理器 DMA 现场可编程门阵列
分类号: TN47
类　型: 硕士论文
年　份: 2012年
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内容摘要

数字系统设计经常面临计算效率与通用性的矛盾,动态部分可重构系统被提出以解决该问题。随着半导体工艺技术的持续发展,单芯片晶体管数目己增长到数十亿,传统总线作为系统的互联结构已无法满足应用的通信效率与可扩展性需求。近年来,片上网络被提出用于取代总线结构,作为高效率、可扩展的通信介质。然而,已有的片上网络在应用到动态部分可重构系统时,忽略了重配置位流传输效率问题,配置位流传输一般是通过FPGA提供的配置接口完成。由于该方式的配置电路连接到整个芯片所有编程点,过长互联线将导致配置位流传输速度不足及可扩展性差的问题。针对该问题,本文提出了一种新型的基于片上网络的动态部分可重构系统。该系统充分利用了片上网络的优点,具有较高的配置位流传输效率及可扩展性。本文工作如下：第一,提出了基于片上网络的动态部分可重构系统芯片结构。该结构使用片上网络作为互联介质,并包含处理器节点、SRAM控制节点和FPGA IP核等节点。其将每个FPGA IP核作为一个重构区域,使用片上网络的资源网络接口作为动态逻辑与静态逻辑的接口,代替了对软件流程依赖性较高的总线宏或分区引脚,因此简化了设计。第二,提出并设计了适用于动态部分可重构系统的片上网络结构。该结构将传输数据分为普通数据与配置位流数据,并将资源网络接口分为数据接口和配置接口。在进行动态部分重配置时,配置位流使用片上网络传输,并通过配置接口下载到FPGA IP核。这样,位流传输效率得以提高。另外,由于为每个IP核设置了独立的配置接口,使得配置电路局部化,避免了配置电路的过长互联线,提高了系统的可扩展性。第三,提出并设计了基于DMA模式的片上SRAM控制节点,用于控制重构系统中位流数据的存储与传输。相对于CPU控制传输模式,其传输效率高出约81倍。通过对片上网络进行仿真实验,得出片上网络能正确完成普通数据传输,配置位流传输及下载的功能；综合数据得出片上网络最高工作时钟频率为600MHz,配置接口工作频率为150MHz,高于Xilinx FPGA芯片配置接口的最高工作频率,说明其具有较高的配置位流传输效率。另外,通过使用Xilinx Virtex4开发板设计了原型系统,对本文提出的基于片上网络的动态部分可重构系统进行了FPGA板级测试验证。实验结果表明,原型系统正确完成了将可重构节点从加法重构为减法、乘法、或操作与移位操作的功能。

全文目录

目录  2-4
摘要  4-6
Abstract  6-8
第一章绪论  8-15
  1.1 研究背景  8-10
  1.2 当前研究进展  10-12
  1.3 研究内容  12-13
  1.4 论文结构  13-15
第二章片上网络及可重构技术背景  15-28
  2.1 片上网络技术背景  15-23
    2.1.1 通信交通模式  15-16
    2.1.2 拓扑结构  16-18
    2.1.3 路由算法  18-20
    2.1.4 流控制策略  20-23
    2.1.5 服务质量QoS  23
  2.2 可重构技术背景  23-27
    2.2.1 可重构单元粒度  24
    2.2.2 重构方式  24-25
    2.2.3 现场可编程门阵列  25-27
  2.3 本章小结  27-28
第三章片上网络设计  28-46
  3.1 基于片上网络的DPR系统芯片结构  28-29
  3.2 基于片上网络的DPR系统设计流程  29-30
  3.3 片上网络可配置参数及数据包格式  30-31
  3.4 路由结构  31-35
    3.4.1 输入通道  32-34
    3.4.2 虚通道分配器  34
    3.4.3 开关矩阵及仲裁器  34-35
  3.5 资源网络接口结构  35-39
  3.6 实验结果  39-45
    3.6.1 功能仿真实验  39-40
    3.6.2 性能测试实验  40-45
  3.7 本章小结  45-46
第四章处理器节点设计  46-67
  4.1 处理器及总线概述  46-51
    4.1.1 ARM及AMBA  46-47
    4.1.2 PowerPC及CoreConnect  47-48
    4.1.3 LEON  48-49
    4.1.4 OpenRISC及Wishbone  49-50
    4.1.5 CPU及总线选择  50-51
  4.2 OpenRISC 1200 CPU  51-54
  4.3 Wishbone总线  54-57
  4.4 处理器节点硬件结构  57-61
    4.4.1 总体结构  57-58
    4.4.2 处理器子节点地址分配  58-59
    4.4.3 WB2RNI桥接器  59-61
  4.5 处理器节点软件开发  61-62
  4.6 实验结果  62-66
    4.6.1 软硬件协同验证实验  62-64
    4.6.2 板级测试实验  64-66
  4.7 本章小结  66-67
第五章 SRAM控制节点设计  67-73
  5.1 CPU与DMA传输模式  67-68
  5.2 SRAM控制器控制命令设计  68-70
  5.3 SRAM控制器结构设计  70-72
  5.4 实验结果  72
  5.5 本章小结  72-73
第六章 DPR原型系统设计  73-81
  6.1 Xilinx的DPR设计方法  73-74
  6.2 Xilinx的DPR设计术语  74-76
  6.3 Xilinx的DPR设计流程  76-78
  6.4 DPR原型系统验证  78-80
  6.5 本章小结  80-81
第七章总结与展望  81-83
  7.1 全文工作总结  81
  7.2 创新点总结  81-82
  7.3 展望  82-83
参考文献  83-88
致谢  88-89
攻读学位期间科研成果  89-90

基于片上网络的动态部分可重构系统研究

内容摘要

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