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99nm内存的刷新时间的研究及改善

作　者: 李由
导　师: 孙清清; 徐伟中
学　校: 复旦大学
专　业: 集成电路工程
关键词: 99纳米内存刷新时间
分类号: TP333.1
类　型: 硕士论文
年　份: 2011年
下　载: 8次
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内容摘要

集成电路的飞速发展,导致了IC设计和制造要求的关键尺寸越来越小,从而在更小的单位面积内得到更多的芯片,从而降低成本,提高竞争力,同时还能提高芯片的性能和降低功耗,是半导体企业提高自身竞争力的主要途径之一。本文研究的是从110nm节点进行缩小到99nm节点的内存(DRAM)的刷新时间(t-Refresh time)的提高及其改善。论文主要通过以下几方面改进了存储器的刷新时间：1) Recess 1的深度增加500nm,增加寄生晶体管的channel length; 2) Collar OX的厚度增加10A,增加寄生晶体管的gate ox厚度；3)对DT电容部分的电介质层增加37A的氮化硅,增加电容的电介质层的介电常数,提高电容容量；4)改变CELL MOS部分的VA IMP条件,提高CELL VT来达到降低漏电流的目的；5)增加NODE SIN的厚度,阻止电容中存储电荷的泄露以及掺杂离子的扩散导致的PN结漏电流增；6)改善CELL MOS的源漏端的离子浓度梯度,增加新的CB3 IMP,减少Junction leakage;7)提高有源区的光刻工艺的光阻厚度,改善有源区边缘粗糙的情况,减少有源区到DT的漏电流。综合实验结果,已经能够顺利的通过一些结构及MOS管的电性能参数的调整,顺利的将99nm节点的新一代产品的刷新时间的提高。在以上工艺调整以前,99 nm工艺生产的DRAM出现了刷新时间(refresh time)不能满足客户要求的缺陷,产品的刷新时间只有70～80 ms。基于以上研究,99 nm的产品的刷新时间达到150 ms以上,够顺利的通过良率测试从而顺利进行量产。

全文目录

摘要  3-4
Abstract  4-5
第1章引言  5-16
  1.1 集成电路概述  5
  1.2 内存的意义  5-6
  1.3 动态随机存储器  6-9
    1.3.1 动态随机存储器简介  6
    1.3.2 动态随机存储器的发展历史  6-9
  1.4 内存的工作原理  9-16
    1.4.1 内存结构和工作原理简介  9-12
    1.4.2 内存刷新的简介  12-14
    1.4.3 内存控制器  14-16
第2章研究背景及材料制备与分析  16-22
  2.1 产品背景简介  16-18
  2.2 论文的研究目标  18
  2.3 技术线路和实施方案  18
  2.4 试验原料和试验器材  18-19
    2.4.1 实验原料  18
    2.4.2 实验设备及器件  18-19
  2.5 分析测试仪器  19
  2.6 产品结构  19-22
第3章 DRAM电容的提高实现的刷新时间改进  22-31
  3.1 电容结构分析  22-24
  3.2 提高电容容量  24-31
    3.2.1 增加DT的深度  24
    3.2.2 增大DT的尺寸  24-27
    3.2.3 改变R1的深度  27-29
    3.2.4 提高电介质层的k值  29-31
第4章漏电流及漏电流的降低对刷新时间的改进  31-42
  4.1 降低漏电流  31-42
    4.1.1 DRAM漏电流路径的分析  31-32
    4.1.2 降低寄生晶体管的漏电流  32-34
    4.1.3 降低CELL CMOS的漏电流  34-36
    4.1.4 NODE SIN的改善  36-38
    4.1.5 CELL MOS的PN结漏电流  38-39
    4.1.6 改进有源区到DT的漏电流  39-42
第5章结论  42-44
参考文献  44-45
致谢  45-46

99nm内存的刷新时间的研究及改善

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