学位论文 > 优秀研究生学位论文题录展示

基于FPGA的动态部分重构系统实现

作　者: 周盛雨
导　师: 孙辉先
学　校: 中国科学院研究生院（空间科学与应用研究中心）
专　业: 空间物理学
关键词: 可重构动态部分重构动态重构 FPGA Virtex SelectMAP CPLD 回读
分类号: TN791
类　型: 博士论文
年　份: 2007年
下　载: 1524次
引　用: 3次
阅　读: 论文下载

内容摘要

上世纪60年代,美国加利福尼亚大学的Geraid Estrin提出了可重构计算的概念,并研制了原型系统,奠定了可重构计算系统的基础。70年代末,Suetlana P. Kartashev和Steven I. Kartashev博士提出了动态可重构系统的概念,对集成电路动态可重构系统进行了研究。进入90年代,可重构技术成为研究热点。基于此技术设计的可重构系统(Reconfigurable System)在多个领域广泛应用。近年来国外的航天机构如美国宇航局(NASA)和欧洲空间局(ESA)更是将可重构技术应用于航天领域。数字电路设计中使用FPGA来完成系统的重构。基于FPGA动态可重构技术将设计从一个纯空间的数字逻辑系统化解为在时间、空间混合构建的数字逻辑系统。这种技术是数字系统设计方法、设计思想的变革,使FPGA资源利用率成倍提高,实现系统功能所用的硬件规模大大下降。我国目前在FPGA可重构技术方面开展的研究很少。本论文旨在研究一种基于FPGA的可重构系统,采用CPLD辅助CPU控制FPGA动态部分重构的设计方案来实现,能够在系统运行时实现FPGA逻辑功能的动态部分重构。本文以Xilinx公司Virtex系列器件为研究载体,针对基于SRAM工艺的FPGA的配置原理、配置结构和配置流程进行了研究。采用基于模块化设计方法实现FPGA动态部分重构,同时对基于差别的部分重构实现方法也作了研究。本文中FPGA采用SelectMAP配置方式,实现配置逻辑的快速重构和动态部分重构,此外系统也能够实现FPGA在串行方式下的静态重构和在JTAG配置方式下动态重构。探讨了利用FPGA回读功能实现抗单粒子翻转的设计方法。采用VC设计可重构系统配置的控制软件,将此软件稍作修改,可以方便的将本系统移植到其他嵌入式系统中。本课题的研究成果为我国未来将可重构技术应用于航天器电子系统设计打下良好的基础,具有较好的借鉴意义。

全文目录

摘要  5-6
Abstract  6-10
图解目录  10-12
表格目录  12-14
第1章绪论  14-18
  1.1 可重构技术简介  14-15
  1.2 课题研究的目的与意义  15-16
  1.3 论文的创新点  16
  1.4 论文的章节安排  16-18
第2章可重构系统的研究现状  18-34
  2.1 可重构器件  18
  2.2 FPGA可重构概念  18-19
  2.3 FPGA可重构技术的应用  19-23
    2.3.1 可重构计算(Reconfigurable Computing)  19-20
    2.3.2 可进化硬件(Evolvable Hardware，EHW)  20-21
    2.3.3 软件无线电（Soft Defined Radio，SDR）  21-22
    2.3.4 可编程软硬件系统的综合设计  22-23
  2.4 可重构技术在航天电子系统中的应用  23-34
    2.4.1 航天电子系统中使用可重构技术的优点  23-24
    2.4.2 基于FPGA的可重构技术在国外航天器设计中的应用  24-32
    2.4.3 国内的研究进展  32-34
第3章基于FPGA的动态部分重构系统的硬件设计  34-54
  3.1 可重构FPGA选型  34-38
    3.1.1 FPGA发展历史  34-35
    3.1.2 FPGA主流厂商介绍  35-37
    3.1.3 FPGA编程工艺  37-38
    3.1.4 研究器件选取  38
  3.2 Xilinx FPGA介绍  38-46
    3.2.1 Xilinx FPGA基本构成  38-41
    3.2.2 Virtex-E系列器件的结构  41-43
    3.2.3 FPGA/CPLD设计过程  43-46
  3.3 系统硬件设计  46-52
    3.3.1 Virtex系列FPGA的配置方式  46-47
    3.3.2 系统整体设计  47-48
    3.3.3 SelectMAP配置FPGA时CPLD内部逻辑设计  48-50
    3.3.4 FPGA其他配置方式下的重构实现  50-52
  3.4 系统的实物图  52-54
第4章 FPGA动态部分重构的设计实现  54-86
  4.1 FPGA动态重构的概念  54-56
  4.2 Virtex器件配置原理  56-65
    4.2.1 配置位流  56
    4.2.2 配置列  56-57
    4.2.3 配置地址  57-58
    4.2.4 配置帧  58-59
    4.2.5 配置寄存器  59-62
    4.2.6 配置数据处理流程  62-65
  4.3 FPGA动态部分重构实现方法  65-67
    4.3.1 JBits：基于可重构计算的Java接口  65-66
    4.3.2 PARBIT实现部分重构  66-67
    4.3.3 基于模块化和基于差别的设计方法  67
  4.4 FPGA动态部分重构设计  67-83
    4.4.1 Xilinx模块化设计方法  67-77
    4.4.2 BitGen命令  77-80
    4.4.3 动态部分重构设计实现  80-83
  4.5 基于差别的部分重构实现  83-84
  4.6 部分重构位流文件组成  84-86
第5章基于FPGA动态部分重构系统的软件设计  86-103
  5.1 FPGA配置过程  86-89
  5.2 软件设计  89-95
    5.2.1 PC并行端口介绍  89-92
    5.2.2 PC并行口数字输入/输出  92-93
    5.2.3 PC并行口数字输入/输出的VC实现  93-95
  5.3 软件设计流程  95-100
    5.3.1 SelectMAP配置FPGA时软件设计流程  95-99
    5.3.2 串行配置FPGA时软件设计流程  99-100
  5.4 FPGA回读功能的初步探索  100-103
    5.4.1 单粒子翻转对SRAM FPGA的影响  100-101
    5.4.2 软件设计介绍  101-103
第6章可重构系统设计调试总结  103-113
  6.1 FPGA设计调试中的问题及解决办法  103-105
    6.1.1 FPGA设计过程中的问题  103-104
    6.1.2 系统调试过程的问题  104-105
  6.2 FPGA调试验证  105-111
    6.2.1 FPGA配置验证时序图  105-110
    6.2.2 配置时间  110-111
  6.3 演示系统说明  111-113
第7章总结与展望  113-116
  7.1 设计心得  113
  7.2 设计总结  113-114
  7.3 需要进一步完成的工作  114
  7.4 可重构系统应用于空间需解决的问题  114
  7.5 未来展望  114-116
参考文献  116-125
博士期间发表文章目录  125-126
致谢  126-127

基于FPGA的动态部分重构系统实现

内容摘要

全文目录

相似论文