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超深亚微米SOC设计IP硬核建模及物理实现关键技术
作 者: 何仙娥
导 师: 严晓浪
学 校: 浙江大学
专 业: 电路与系统
关键词: VLSI CMOS IP芯核 超深亚微米 物理实现 低功耗设计 时序收敛 可制造性设计 建模
分类号: TN47
类 型: 博士论文
年 份: 2007年
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内容摘要
当前,集成电路产业进入了以纳米工艺为代表的SOC(System On Chip)时代,工艺的特征尺寸越来越小,工艺的进步对设计方法学提出了新的挑战。由于设计规模的扩大,芯片的功能设计、仿真、形式验证、测试等都遇到了新的问题。在芯片的物理实现领域,由于特征尺寸的变小,物理实现遇到了以时序收敛为代表的很多全新的问题。本文介绍了超深亚微米条件下物理实现和验证的流程,根据新工艺的特性提出了一种先进的0.13um工艺下并兼容90nm的基于IP核的SOC物理设计和验证流程,解决了其中关键的时序、功耗、可制造性设计等问题,并同时介绍如何设计可重用核,如何建模的技术。根据该流程实现了32位嵌入式CPU CK520,并建立模型使用于多项SOC系统设计中。本论文的主要工作和创新如下:1.介绍了超深亚微米工艺条件下基于IP芯核的物理实现的流程,并分析作为IP核使用时设计流程的关键技术。2.分析了芯片低功耗设计实现的主要方法,并提出门控时钟、多电压技术等多种技术同时着手的低功耗实现流程。3.提出了考虑信号完整性、IR-drop及工艺可变性等因素的时序收敛和时序验证的流程和方法。在0.13um工艺下快速到达收敛并保证了流片后成功达到性能要求。4.提出了嵌入式处理器IP硬核的整套建模技术,并成功应用于32位高性能嵌入式处理器CK520。生成的模型能准确描述IP硬核特性,符合业界工具标准输入格式并更易于使用,而且模型以加密或接口模型的方式很好地保护了IP核的知识产权。已有多款使用该处理器IP的SoC系统芯片基于这些模型流片成功,验证了模型的正确性和适用性。5.提出一种考虑动态压降的时序模型提取新方法,以基于遗传算法的动态压降分析为基础,在传统的时序模型提取中加入动态压降的影响,以得到IP的最大动态压降,从而得到更准确的IP核的时序模型。准确的模型更有利于SOC系统级性能的评估。接下来的工作将重点研究65nm及以下工艺物理实现的流程,同时完善IP核的各种模型,加快SOC设计的进程。
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全文目录
摘要 4-6 Abstract 6-16 第1章 绪论 16-24 1.1 论文背景 16 1.2 超深亚微米物理设计的挑战 16-21 1.2.1 SOC设计周期和 TTM 16-17 1.2.2 信号完整性和 IR-drop 17-18 1.2.3 时序收敛 18 1.2.4 低功耗设计 18-19 1.2.5 可制造性设计 DFM 19-20 1.2.6 SOC设计中IP重用 20-21 1.3 本文研究的主要内容和结构安排 21-24 第2章 硬核物理实现流程 24-44 2.1 基于硬核 IP的设计实现流程 24-27 2.2 时序验证流程 27-29 2.3 低功耗设计流程 29 2.4 可制造性设计流程 29-34 2.4.1 双孔插入 30-32 2.4.2 布线优化 32-33 2.4.3 填充金属 33 2.4.4 设计规则 33-34 2.5 针对硬核设计的考虑 34-39 2.5.1 时钟 Clock 34-35 2.5.2 布局 Floorplanning 35-36 2.5.3 可测试性设计 DFT 36-38 2.5.4 天线效应 Antenna 38-39 2.6 CK520的IP核实现 39-44 第3章 低功耗设计实现流程 44-56 3.1 降低功耗的方法 45-46 3.2 低功耗物理设计 46-54 3.2.1 门控时钟 47-49 3.2.2 门级动态功耗优化 49-50 3.2.3 多电压技术 50-54 3.2.4 去耦电容插入 54 3.3 本章小结 54-56 第4章 时序分析流程与时序收敛 56-70 4.1 串扰对时序的影响 56-60 4.2 OCV对时序的影响 60-63 4.2.1 晶体管性能可变性 61 4.2.2 金属互连及层间介电层 61-62 4.2.3 片上电源电压可变性 62-63 4.3 考虑片上可变性和 IR Drop的时序分析流程 63-66 4.3.1 基于 OCV参数提取 64-65 4.3.2 芯片的 IR drop分析 65 4.3.3 基于路径的位置相关的OCV时序分析 65-66 4.4 实验结果 66-68 4.5 本章小结 68-70 第5章 IP硬核建模 70-84 5.1 IP核硬化 70-71 5.2 硬核 IP建模 71-82 5.2.1 功能模型 72-73 5.2.2 时序模型 73-75 5.2.3 测试模型 75-81 5.2.4 物理模型 81 5.2.5 功耗模型 81-82 5.3 本章小结 82-84 第6章 考虑动态压降时序模型提取 84-94 6.1 时序模型提取 85-86 6.2 压降分析原理 86-87 6.3 基于遗传算法的时序模型提取 87-91 6.3.1 压降对器件性能的影响 87-88 6.3.2 遗传算法计算动态压降 88-90 6.3.3 适应函数计算 90-91 6.4 实验过程和实验结果 91-93 6.5 本章小结 93-94 第7章 总结与展望 94-96 7.1 论文总结 94-95 7.2 展望 95-96 参考文献 96-101 攻读学位期间发表的学术论文 101-102 致谢 102-103 个人简历 103
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中图分类: > 工业技术 > 无线电电子学、电信技术 > 微电子学、集成电路(IC) > 大规模集成电路、超大规模集成电路
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