学位论文 > 优秀研究生学位论文题录展示

纳米尺度集成电路统计时序分析与成品率优化方法研究

作　者: 王毅
导　师: 曾璇
学　校: 复旦大学
专　业: 微电子学与固体电子学
关键词: 成品率分析成品率优化工艺偏差统计静态时序分析随机配置法时钟偏斜规划非高斯分布
分类号: TN402
类　型: 博士论文
年　份: 2008年
下　载: 217次
引　用: 4次
阅　读: 论文下载

内容摘要

作为有史以来发展最为快速的工业之一,半导体工业的进步依赖于不断缩小的特征尺寸以及由此获得的器件性能的快速提高和芯片集成度的指数增长。然而,随着亚波长光刻和化学机械抛光等复杂纳米工艺的普遍采用,越来越严重的工艺参数偏差造成了集成电路成品率的快速恶化。这主要是由于严重的工艺偏差将造成芯片中的关键路径时延呈现显著的非高斯随机分布,从而造成芯片的时序失败概率快速上升。这些时延的随机分布信息可以通过最先进的统计静态时序分析方法,在芯片生产前精确地获得。但目前还缺乏可以充分利用这些统计信息的电路优化方法和工具,从而造成在芯片设计阶段依然缺乏有效的方法来改善芯片的成品率。成品率问题已成为集成电路工艺向纳米时代迈进中,数字芯片设计的致命性瓶颈问题之一。本博士论文的工作将针对成品率的分析和优化问题展开研究。研究主要包括以下两个方面。第一,提出了一种基于端口移除和稀疏网格的随机配置算法和一种基于随机配置法的自适应算法,实现对统计静态时序分析(SSTA)方法中关键性的求最大值MAX问题的快速求解,并显著地提高了国际上已有SSTA算法的精度和效率。第二,在国际上首次提出一种可以精确考虑非高斯关键路径时延分布的时钟偏斜规划方法,从而实现在设计阶段对芯片成品率的优化。本文在以上两个方面的工作中提出以下算法:1.纳米工艺偏差影响下的统计静态时序分析方法。(1)为求解统计静态时序分析中的关键性的求极大值MAX问题,本文提出一种采用基于稀疏网格的随机配置算法SSCM(Stochastic Sparse-grid CollocationMethod)。与目前国际上MAX求解精度最高的基于降维技术的随机Galerkin方法相比,SSCM解决了其计算精度不稳定的问题。其次,SSCM避免了直接张量积配置方法所导致的配置点个数随随机参数个数的增加而指数增长的问题。与在国际项级会议DAC2005上提出的一种基于矩匹配的算法相比,SSCM有显著的精度提升。结合本文提出的端口移除技术,SSCM的运算时间快于上述的各种作为对照的快速算法,且比10,000次蒙特卡罗算法快最少100倍。(2)在SSCM算法的基础上,本文提出了一种自适应的MAX快速计算方法ASCM(Adaptive Stochastic Collocation Method)。通过对MAX在不同统计输入下的非线性特性的分析和分类,ASCM选择最合适的算法来求解不同非线性程度的MAX,从而可以在算法效率和精度间做最佳权衡。在ISCAS’85基准组合逻辑电路上进行统计静态时序分析的结果显示,ASCM与国际上已有的基于降维技术的随机Galerkin方法和一种基于矩匹配的MAX逼近算法相比,可以获得最大10倍的精度提升,且运算时间近似相同。2.纳米工艺偏差影响下,基于时钟偏斜规划的成品率优化方法(1)在时钟偏斜规划研究领域,本文在国际上首次提出一种可以精确考虑非高斯关键路径时延分布的成品率优化问题的描述方法。基于MIN-MAX形式,本文所提出的成品率优化问题描述涵盖了自上世纪90年代以来,在国际顶级ICCAD和DAC会议上提出的相关领域的大部分已有工作。本文基于所提出的通用描述获得对这些已有方法的统计解释,并从理论上指出它们的局限性。(2)此外,本文提出基于最小平衡法的一种通用算法来有效求解所提出的成品率优化问题。为了提高算法的效率,本文提出一种基于分段线性插值的反累积分布函数的快速数值计算方法。在ISCAS’89基准时序逻辑电路上的测试表明,本文所提出的方法在成品率优化结果上较已有的两种在国际上具有代表性的方法(由德国波恩大学的C.Albrecht和Jens Vygen教授等在ICCAD1999会议上提出的EVEN法,和由美国威斯康星麦迪逊大学的Charlie Chung-Ping Chen教授和Kewal K.Saluja教授等在ICCAD2004会议上提出的PROP法)有最高33.6%,平均17.7%的显著改善。

全文目录

摘要  5-7
Abstract  7-9
第一章引言  9-18
  1、研究动机和背景  9-15
    1.1、统计静态时序分析的研究现状  13
    1.2、基于时钟偏斜规划的成品率优化方法的研究现状  13-15
  2 本文的研究内容和主要贡献  15-17
    2.1、基于自适应随机配置法的统计静态时序分析方法  15-16
    2.2、成品率驱动的考虑非高斯时延偏差的时钟偏斜规划方法  16-17
  3、本文的组织结构  17-18
第二章统计静态时序分析的研究背景  18-36
  1、纳米工艺下的工艺偏差  18-24
    1.1、影响电路性能的偏差分类  18-21
    1.2、影响电路性能的工艺偏差  21-24
  2、基于边界的时序分析方法  24-26
  3、考虑片内偏差影响的统计时延建模方法  26-31
    3.1、工艺偏差影响下的统计时延模型建模流程  26-28
    3.2、主元分析技术  28-31
  4、基于路径和基于模块的时序分析方法  31-35
    4.1、基于路径的统计时序分析  31-33
    4.2、基于模块的统计时序分析  33-35
  5、本章小结  35-36
第三章统计静态时序分析—关键的MAX问题求解  36-63
  1、二阶多项式时延模型  36-38
  2、采用非高斯时延模型的MAX求解算法  38-44
    2.1、基于矩匹配的方法  39-43
    2.2、随机Galerkin方法  43-44
  3、基于稀疏网格的随机配置法  44-49
    3.1、MAX问题的描述  44-45
    3.2、基于稀疏网格的多维高斯积分方法  45-47
      3.2.1、一维Gaussian-Hermite数值积分  46
      3.2.2、基于稀疏网格技术的多维高斯积分  46-47
    3.3、与已有的多维高斯积分方法的比较  47-49
      3.3.1、基于张量积的多维高斯积分  47
      3.3.2、基于降维技术的高斯积分  47-48
      3.3.3、几种积分方法的精度和复杂度比较  48-49
  4、自适应的随机随配置法  49-58
    4.1、MAX的三种非线性情况  49-51
    4.2、不同非线性MAX情况下的算法比较  51-53
    4.3、通用的自适应MAX算法  53-56
    4.4、基于端口移除技术和稀疏网格随机配置法的MAX计算  56-58
  5、数值实验结果和分析  58-62
  6、本章小结  62-63
第四章纳米工艺参数成品率分析相关背景回顾  63-73
  1、同步时序VLSI数字电路的时序性能  63-68
    1.1、同步时序数字VLSI系统的基本工作原理  63-64
    1.2、同步时序数字VLSI系统的时序特征  64-66
    1.3、同步时序数字VLSI系统的时序约束  66-68
  2 基于统计静态时序分析的时序成品率预测方法  68-72
    2.1、芯片参数成品率的定义  68-70
    2.2、性能空间上的时序成品率  70-71
    2.3、基于蒙特卡罗方法的芯片参数成品率分析方法  71-72
  3、本章小结  72-73
第五章考虑非高斯关键路径时延分布的成品率优化方法  73-93
  1、时钟偏斜规划及其对电路性能的影响  73-75
  2、已有的成品率驱动的时钟偏斜规划回顾  75-78
    2.1、固定安全余量添加法  75-76
    2.2、最小平方差算法  76
    2.3、最小均值环算法  76
    2.4、递增式安全余量分配算法  76-77
    2.5、基于最小价值-时间比环的算法  77-78
  3、基于时钟偏斜规划的通用形式成品率优化问题描述  78-84
    3.1、基于MIN-MAX形式的通用描述  79-80
    3.2、对以有工作的统计解释  80-84
  4、问题的求解:通用的最小平衡算法  84-89
    4.1、GMB算法框架  84-85
    4.2、带参数的最短路径算法  85-86
    4.3、快速的反CDF函数计算  86-88
    4.4、GMB算法的实现  88-89
  5、数值实验结果和分析  89-92
  6、本章小结  92-93
第六章总结和展望  93-96
  1、全文总结  93-94
  2、对未来工作的展望  94-96
参考文献  96-103
已发表或录用文章列表  103-104
  1、第一学生作者  103
  其他  103-104
致谢  104-105

纳米尺度集成电路统计时序分析与成品率优化方法研究

内容摘要

全文目录

相似论文