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高精度sigma-delta ADC的研究与设计

作　者: 吴笑峰
导　师: 刘红侠
学　校: 西安电子科技大学
专　业: 微电子学与固体电子学
关键词: ADC Σ-Δ调制器开关电容电路降采样滤波器梳状滤波器半带滤波器
分类号: TN792
类　型: 博士论文
年　份: 2009年
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内容摘要

高精度、低功耗模数转换器是当今研究的热点之一。Sigma-delta模数转换器(Σ-ΔADC)在各种模数转换器中脱颖而出,通过采用过采样、噪声整形以及数字滤波技术,降低对模拟电路的设计要求,实现了其他类型ADC无法达到的高精度和低功耗。然而,Σ-ΔADC也存在一定的缺点,那就是难以做到高速的性能。因此,未来的Σ-ΔADC将面临同时具备高速、高精度和低功耗性能的挑战。ADC的系统指标是衡量其性能的依据,因此对各种性能指标的说明及其重要。ADC系统作为一种独特的电路系统,其性能指标分为动态特性如信噪比、动态范围以及无杂波动态范围等和静态特性如积分非线性、微分非线性等,本文对这些性能指标都进行了系统的阐述,并以图表的形式进行了直观的说明。Σ-ΔADC的主体部分是模拟调制器和数字滤波器。本文对Σ-ΔADC的系统设计进行了深入的研究,采用Matlab软件进行建模和系统仿真,总结了一套完整的设计方法。根据过采样率、精度和动态性能的要求,得出了调制器所需的阶数以及前馈因子、反馈因子和积分器增益因子。通过Matlab软件仿真,预测出了实际调制器可以达到的性能。模拟调制器的设计中,各种非理想因素会极大地影响Σ-Δ调制器的性能。因此,必须对各种非理想因素进行系统的、量化的分析。本文对各种非理想因素如运放有限直流增益、有限带宽和摆率、输出摆幅限制、开关非线性、时钟抖动、采样电容热噪声等都进行了量化分析,从而为随后的电路设计提供了设计依据。Σ-ΔADC的模拟调制器电路级设计采用2阶单环多位结构,结合优化了的前馈、反馈系数,实现了高精度的ADC系统。为了减少量化噪声,采用了4位量化器。通过采用新型时钟馈通补偿技术的自举开关,降低了输入级的采样开关非线性给调制器输出信号引入的谐波失真成分,从而提高了系统的动态性能。由于本文设计的Σ-ΔADC信号带相对较窄,因此高增益的运放是获得高精度Σ-ΔADC至关重要的指标之一。本设计采用两级运算放大器结构,第一级为共源共栅结构,第二级采用共源放大器。运算放大器的共模反馈电路采用开关电容结构,增大了其输出摆幅。量化器中的比较器采用一种改进型甲乙类锁存比较器,通过理论分析和优化设计并合理地选择回踢噪声减小技术,所设计的比较器具有高灵敏度和低功耗的特点,且回踢噪声小。多位量化器的非线性会严重影响系统的性能,故必须使用数字校正技术来校正4位量化器所引入的非线性。采用动态元件匹配技术中既简单又实用的数据权重平均技术,将量化噪声进行了随机处理,从而提高其动态性能,且不大幅度地增大系统的功耗和面积。合理设计电路中的采样电容和积分电容的大小,不仅降低了系统的面积,也降低了系统的功耗。高精度的带隙基准源为电路提供所需的电压和电流。两相互不交叠时钟的使用降低了系统由于时钟的误差所引入的噪声。数字抽取滤波器采用全数字电路实现,因此面积和功耗成为其设计的难点。本文设计了一个带宽21.77kHz,输入采样频率6.144MHz,降采样率为32的数字降采样滤波器。在理论分析的基础上,首先对滤波器的系统结构进行了设计,在确定采用多级结构之后,分别对各级滤波器的具体结构进行了分析、比较和设计。然后在具体的硬件设计上,对滤波器的系数量化和中间滤波器位宽进行了详细的分析,在满足滤波器的设计目标下,采用最优的选择。本文设计的数字抽取滤波器采用多级结构实现,显著的减少了数字电路的运算量和所需的存储单元,分解后的多级滤波器的运算量和存储量要远小于未分解的单个滤波器。最后的仿真结果显示,数字降采样滤波器组的设计符合预期的要求。经过数字滤波器后的信号采样频率为奈奎斯特频率,为随后的数字信号处理降低了运算量。采用Chartered 0.35μm CMOS工艺完成了本文提出的二阶4位Σ-ΔADC电路与版图设计。5V模拟电源和5V数字电源供电,24kHz输入信号的动态范围为102.8dB,整个芯片面积(包括基准电路和抽取滤波器)为13.4mm2,双通道总功耗为180mW,流片后的芯片有效位数为16.8位,达到了预定的设计目标。

全文目录

摘要  5-7
Abstract  7-12
第一章绪论  12-20
  1.1 论文的研究背景  12-14
  1.2 Σ-ΔADC国内外研究现状  14-18
    1.2.1 Σ-ΔADC发展  14-16
    1.2.2 高精度Σ-ΔADC国内外新进展  16-18
  1.3 论文的主要研究内容和创新点  18-19
  1.4 论文的组织结构  19-20
第二章 ADC原理  20-40
  2.1 ADC概述  20-25
    2.1.1 采样  21-22
    2.1.2 量化  22-24
    2.1.3 ADC的分类  24-25
  2.2 ADC的性能指标  25-26
  2.3 过采样率ADC  26-31
    2.3.1 过采样  28-29
    2.3.2 噪声整形技术  29-31
  2.4 Σ-ΔADC原理  31-37
  2.5 本章小结  37-40
第三章二阶Σ-Δ调制器行为仿真  40-56
  3.1 积分器非理想性  40-47
    3.1.1 运放有限直流增益  40-41
    3.1.2 运放的有限摆率和带宽  41-42
    3.1.3 运放非线性直流增益  42-44
    3.1.4 kT/C噪声  44
    3.1.5 运放的热噪声  44-45
    3.1.6 开关非线性  45-47
    3.1.7 时钟抖动  47
  3.2 二阶四位Σ-Δ调制器行为模型  47-54
    3.2.1 Σ-Δ调制器系统结构和系数的设计  48-52
    3.2.2 非理想情况下调制器行为仿真和模块参数设计  52-54
  3.3 本章小结  54-56
第四章 Σ-ΔADC模拟调制器设计  56-88
  4.1 高精度音频Σ-Δ调制器电路结构设计  56-57
  4.2 运算放大器设计  57-65
    4.2.1 DC增益  58-59
    4.2.2 线性建立时间  59-60
    4.2.3 转换速率  60-61
    4.2.4 热噪声  61-62
    4.2.5 共模反馈电路设计  62-64
    4.2.6 运放偏置电路  64
    4.2.7 运放仿真结果  64-65
  4.3 自举开关设计  65-73
    4.3.1 栅电压自举开关的时钟馈通效应及其影响  66-67
    4.3.2 各类时钟馈通补偿结构及其存在的问题  67-71
    4.3.3 时钟自举电路与栅电压自举开关的设计优化  71-73
  4.4 采样和积分电容  73-75
  4.5 基准源电路设计  75-78
    4.5.1 带隙基准源原理  75
    4.5.2 高精度带隙基准源  75-78
  4.6 比较器设计  78-83
    4.6.1 电路描述与工作原理  78-81
    4.6.2 速度、灵敏度、功耗与减小回踢噪声的折中  81-82
    4.6.3 失调电压  82-83
    4.6.4 仿真结果  83
  4.7 Σ-ΔADC系统时钟的设计  83-85
  4.8 Flash ADC与DWA的实现  85-87
    4.8.1 4-bit flash ADC  85
    4.8.2 DWA的实现  85-87
  4.9 本章小结  87-88
第五章 Σ-Δ数字降采样滤波器设计  88-112
  5.1 数字降采样滤波器概述  88-89
  5.2 信号降采样与降采样滤波器  89-93
  5.3 降采样滤波器的多级结构设计  93-96
    5.3.1 单级结构的滤波器设计  93
    5.3.2 多级结构的滤波器设计  93-95
    5.3.3 多级滤波器结构  95-96
  5.4 各级滤波器的设计  96-103
    5.4.1 梳状滤波器的设计  96-98
    5.4.2 CIC补偿滤波器的设计  98-100
    5.4.3 半带滤波器的设计  100-103
  5.5 滤波器的硬件电路实现  103-110
    5.5.1 梳状滤波器的实现  103-104
    5.5.2 补偿滤波器与半带滤波器的实现  104-110
  5.6 仿真与验证  110-111
  5.7 本章小结  111-112
第六章版图设计与调制器性能测试结果  112-122
  6.1 版图设计  112-119
    6.1.1 版图设计规则  112
    6.1.2 版图设计步骤  112-113
    6.1.3 版图设计中的匹配  113-117
    6.1.4 ESD保护  117-118
    6.1.5 电路的版图  118-119
  6.2 调制器性能测试结果  119-120
  6.3 本章小结  120-122
第七章结论与展望  122-124
  7.1 结论  122-123
  7.2 展望  123-124
致谢  124-126
参考文献  126-138
攻博期间的研究成果  138-140

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