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CMOS集成电路ESD保护研究

作　者: 宋晓春
导　师: 李平；李威
学　校: 电子科技大学
专　业: 电子与通信工程
关键词: 静电放电(ESD) 静电放电故障临界电压骤回击穿
分类号: TN432
类　型: 硕士论文
年　份: 2009年
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内容摘要

本论文提出了几种简单的静电放电防护技术在静电放电下启动的工作机制,并将其应用在亚微米或深亚微米互补式金属氧化物半导体集成电路(CMOS IC)的静电放电防护设计上,以避免集成电路受到静电放电的破坏。在互补式金属氧化物半导体(CMOS)集成电路中,随着量产制程的演进,器件的尺寸已经缩减到深亚微米(deep-submicro)阶段,以增进集成电路(IC)的性能及运算速度,以降低每颗芯片的制造成本。但随着器件尺寸的缩减,半导体元件的结面击穿(Junction Breakdown)电压越来越接近于栅极氧化层(Gate Oxide)的击穿电压,所以集成电路的静电放电防护设计方法也越来越困难。通过本论文的研究讨论,基本掌握集成电路的静电放电防护设计的方法和策略以及针对不同的集成电路如何选择最佳的静电放电防护方案。首先,从静电放电的基本模型出发,了解各种模型的定义和标准。因为不同的模型对应着不同的测试判定标准,所以静电放电的测试也有很多种组合。同一引脚选择的测试方法不同,得到的静电放电防护等级可能不同。另外,静电损伤的失效模式及失效机理为深入分析集成电路的静电放电损伤提供了基础。其次,从静电放电防护基本元件在遭到静电放电重击下启动的基本原理为起点,分析各种元件在静电放电重击下的工作特性,再结合静电放电防护的概念和策略,设计出有效地静电放电防护电路。为了提高CMOS集成电路的静电放电防护能力,本论文主要从制程上的改进、元件上的改进和电路上的改进入手,分别分析了为什么通过这些改进能够有效地提高静电放电防护能力及其各自的优缺点。最后,本论文还讨论了全芯片的静电放电防护问题。ESD防护已经不单是输入脚或输出脚的ESD防护设计问题,而是全芯片ESD防护涉及问题。ESD损伤发生在输入或输出脚上,这是容易被发现以及解决的问题。但是,当ESD损伤发生在IC的内部电路,甚至在Mixed-mode IC的界面电路上时,要找到ESD损伤的部位而加以处理是很耗时间且困难极高的分析工作。因此,全芯片的ESD防护设计在IC开发阶段就要被考虑在IC中,以事先防范各种可能的ESD测试及实际上IC所可能碰到的ESD问题。

全文目录

摘要  4-5
ABSTRACT  5-10
第一章绪论  10-12
  1.1 静电放电问题  10
  1.2 制程改进对静电放电的影响  10-11
  1.3 静电的可利用之处与危害  11-12
第二章静电放电概述及测试  12-26
  2.1 静电的成因  12-13
  2.2 静电放电破坏机制  13-18
    2.2.1 人体放电模型  13-15
    2.2.2 机器放电模型  15-16
    2.2.3 元件充电模型  16-17
    2.2.4 电场感应模型  17-18
  2.3 静电损伤的失效模式及机理  18-19
    2.3.1 静电损伤的失效模式  18
    2.3.2 静电损伤的失效机理  18-19
  2.4 静电放电测试程序  19-22
  2.5 静电的测试方法  22-23
  2.6 静电放电测试的判定标准  23
  2.7 静电放电测试结果的判断  23-26
第三章静电放电保护电路基本元件  26-42
  3.1 电阻  26-27
  3.2 二极管  27-29
  3.3 双极型晶体管  29-31
  3.4 金属氧化物半导体场效应晶体管  31-35
  3.5 ESD 作用下的晶体管的工作  35-38
  3.6 可控硅（SCR）  38-42
第四章静电放电保护电路概念和策略  42-50
  4.1 有效的ESD 保护电路的质量  43-46
  4.2 ESD 保护设计方法  46-50
第五章 CMOS 集成电路的静电防护技术  50-63
  5.1 制程上的改进方法  52-55
  5.2 元件上的改进方法  55-60
    5.2.1 横向LSCR 器件  55-57
    5.2.2 互补LVTSCR 结构设计  57-58
    5.2.3 大电流触发SCRHITSCR 和高保持电压SCRHVTSCR  58-60
  5.3 电路上的改进方法  60-63
    5.3.1 栅极耦合（Gate-Couple）技术  60-62
    5.3.2 互补式栅极耦合静电放电保护电路  62-63
第六章全芯片防护设计  63-76
  6.1 内部电路异常损伤问题  63-69
    6.1.1 ESD  63-65
    6.1.2 脚对脚的ESD 测试  65-67
    6.1.3 VDD 脚对VSS 脚的ESD 测试  67-69
  6.2 VDD 与VSS 之间的ESD 防护  69-74
    6.2.1 VDD 与VSS 之间的寄生元件  69-70
    6.2.2 先进的防护技术  70-74
  6.3 先进制程的影响  74-76
第七章测量结果分析  76-88
  7.1 电路结构  76-77
  7.2 版图结构  77
  7.3 测试结果  77-78
  7.4 测试结果分析  78-88
    7.4.1 DIODE  78-80
    7.4.2 NMOS  80-85
    7.4.3 LVSCR(Low-Voltage Semiconductor Control Rectifier)  85-88
第八章结论及今后的工作  88-90
  8.1 结论  88-89
  8.2 今后的工作  89-90
致谢  90-91
参考文献  91-93
攻读硕士学位期间取得的研究成果  93-94
个人简历  94-95

CMOS集成电路ESD保护研究

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