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流处理器和FPGA异构计算技术研究与实现
作 者: 全巍
导 师: 张春元
学 校: 国防科学技术大学
专 业: 计算机科学与技术
关键词: 流处理技术 可重构技术 异构计算平台 流处理器 FPGA
分类号: TN791
类 型: 硕士论文
年 份: 2010年
下 载: 53次
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内容摘要
流处理技术以其在计算密集型应用上高效处理性能得到了学术界和工业界的青睐,可重构技术以其设计的灵活性、较高的性能功耗比得到人们的认可。这两项技术成为了当前体系结构领域中的两大研究热点,并且在近年来得到了飞速的发展。然而应用的发展也毫不逊色,主要体现在两个方面:一是应用的规模在不断扩大,以视频编解码领域为例,随着高清数字技术的普遍使用,视频的分辨率越来越高。目前使用较多的高清视频分辨率为1920x1080,但是技术的发展必然会将视频分辨率领向新的高度。这必然会导致编解码所需的计算量急剧增长,为当前的处理器带来了新的挑战。第二个方面体现在应用算法的更新上,每种应用其核心算法并非一成不变的,随着人们认识的不断深入,算法本身也会有新的突破。如果针对某个应用定制一块专用的处理器,虽然在性能和功耗上是最优的,但是一旦新的算法出现后,这种定制的处理器就无法适用了。因而最好的情况是,处理器能根据应用动态变化能进行动态调整。基于应用发展过程中面临的两个问题,本研究将流处理技术和可重构技术相结合,充分发挥流处理器在计算性能上的优势和可重构技术在设计灵活性上的优势,构建一个异构计算平台来解决上述两个问题。本文首先从体系结构的角度详细阐述了异构计算平台的设计方案、实现方案,随后提出了一种基于该异构计算平台的应用开发流程,最后结合具体的应用实例——Motion JPEG进一步展示了如何在平台上进行应用的开发以及如何在平台上将应用协同运行。并就该应用在本平台上对4096x2160格式的视频序列进行了测试,并将其测试结果和PC机以及多DSP平台进行了比较,就该应用而言在其测试结果比其他两个平台好10-50倍,对4096x2160格式的视频序列能达到30.3帧/s的编码速率,满足了实时性的要求,充分体现了本异构计算平台的强大计算性能。并且平台能根据应用需求实现不同的应用映射方案,实现了平台灵活性的设计目标。
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全文目录
摘要 9-10 Abstract 10-12 第一章 绪论 12-29 1.1 研究背景 12-20 1.1.1 流处理模型 12-17 1.1.2 可重构计算 17-20 1.2 国内外研究现状 20-26 1.2.1 课题相关研究 20-26 1.2.2 研究发展趋势 26 1.3 研究内容与创新点 26-27 1.4 论文组织结构 27-29 第二章 流处理与可重构融合技术 29-35 2.1 设计动机 29-30 2.2 流处理和可重构融合机制 30-33 2.2.1 融合机制的硬件实现方案 31-32 2.2.2 融合机制的软件解决方法 32-33 2.3 流处理和可重构技术融合的优势和困难 33-34 2.4 小结 34-35 第三章 流处理器和FPGA 异构计算平台的设计与实现 35-52 3.1 异构计算平台的体系结构 35-48 3.1.1 计算单元 35-37 3.1.2 可重构性 37-41 3.1.3 互联拓扑 41-44 3.1.4 IO 系统 44-46 3.1.5 电源系统 46-48 3.2 异构计算平台的实现 48-51 3.2.1 系统结构实现 48-49 3.2.2 PCB 板设计 49-51 3.3 小结 51-52 第四章 基于异构计算平台的应用开发 52-65 4.1 应用开发流程 52-56 4.1.1 整体流程 52-54 4.1.2 并行性开发 54-56 4.2 应用映射 56-61 4.2.1 应用程序结构分析 56-57 4.2.2 流程序编写及软kernel 映射 57-58 4.2.3 硬件模块调用 58-61 4.3 系统运行机制 61-64 4.4 小结 64-65 第五章 应用实例研究——Motion-JPEG 65-76 5.1 M-JPEG 程序结构分析 65-67 5.2 M-JPEG 程序映射 67-72 5.2.1 M-JPEG 流程序开发 67-69 5.2.2 M-JPEG 硬件加速 69-71 5.2.3 M-JPEG 软硬件协同运行 71-72 5.3 平台整体性能测试 72-74 5.4 小结 74-76 第六章 结束语 76-78 致谢 78-79 参考文献 79-82 作者在学期间取得的学术成果 82
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中图分类: > 工业技术 > 无线电电子学、电信技术 > 基本电子电路 > 数字电路 > 逻辑电路
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